SISD

Single Instruction stream, single Data stream (SISD) es una arquitectura en la que un solo procesador ejecuta un solo flujo de datos. Corresponde a la arquitectura clásica de von Neumann utilizada en casi todos los ordenadores personales, aunque ahora está obsoleta.

En la arquitectura SISD puede ejecutar una sola instrucción a la vez en un solo dato, ejecutando instrucciones una tras otra según lo requiera el paradigma imperativo.

Una limitación importante de la arquitectura SISD es la conexión única entre el procesador y la memoria. Dado que el acceso a la memoria se limita a una sola operación a la vez, surge el problema clásico definido como cuello de botella, generando una desaceleración generalizada. Algunas soluciones identificadas son:

Superposición "Temporal" de la fase fetch y execute de dos sentencias posteriores. La computadora tiene dos unidades de hardware separadas para realizar la fase de búsqueda y ejecución. Esta técnica no tiene en cuenta los cambios en la secuencia de ejecución. Los cambios de secuencia no le permiten aprovechar las ganancias de tiempo debido a la prefetching, pero tampoco ralentizan la ejecución en comparación con el modelo de prefetching.

La canalización implica tanto la ejecución de una instrucción dividida en varias etapas (también llamadas etapas) como la superposición temporal de las etapas de múltiples instrucciones, donde cada etapa es administrada por una unidad de hardware dedicada. Pipelining en SISD presiona la operación en paralelo de varias instrucciones ubicadas en diferentes etapas. La canalización no ejecuta instrucciones más rápido, sino que aumenta la frecuencia de finalización de las instrucciones, es decir, aumenta el número de instrucciones ejecutadas por segundo (rendimiento). Las tuberías suelen tener 5 etapas fundamentales. Una canalización de etapa X procesa n Instrucciones durante un período de tiempo igual a X + (N - 1) ciclos de reloj, mientras que un procesador no canalizado utiliza x*n ciclos de reloj. La ganancia máxima (yield) viene dada por el índice Speed_up así definido: Speed_up = / (X * N).

En presencia de paradas, la ganancia de una tubería se reduce tanto por la dependencia entre las instrucciones como por la presencia de puntos de salto, ya que no se sabe a priori la siguiente instrucción a ejecutar. En la arquitectura RISC pipelining permite alcanzar altas velocidades de cálculo. En la arquitectura CISC, las ventajas del pipelining no siempre se aprovechan debido a la presencia de instrucciones complejas que utilizan todas las etapas del pipelining ralentizando las simples.

Microprocesador

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